Programmation en VHDL

Code UE : USEA0C

  • Cours
  • 4 crédits

Responsable(s)

Anne-Laure BILLABERT

Catherine ALGANI

Public, conditions d’accès et prérequis

L'avis des auditeurs

Les dernières réponses à l'enquête d'appréciation pour cet enseignement :

Objectifs pédagogiques

L'objectif pédagogique de l'unité d'enseignement est de donner aux apprentis les bases de la conception de circuit intégré numérique en langage VHDL. Le but principal est la conception de circuits logiques programmables de type FPGA, mais le cours peut aussi s’appliquer à la conception d’ASIC numériques.

Compétences visées

A l'issue de l'unité d'enseignement, l'élève est capable :
  • de concevoir un montage de complexité moyenne en électronique numérique,
  • de l’exprimer en langage VHDL,
  • d’écrire un "testbench", de simuler le design et de le mettre au point,
  • d’utiliser une chaîne CAO de FPGA (synthèse, placement-routage, analyse statique de timing,…),
  • de valider le fonctionnement sur une maquette,
 
Une attention particulière sera portée à une stricte utilisation de la logique séquentielle synchrone.
 

Contenu

  • Logique combinatoire, description en VHDL, caractéristiques temporelles.
  • Représentation des nombres, opérateurs arithmétiques en VHDL.
  • Logique séquentielle, règles de conception synchrone, fréquence maximale de fonctionnement, description en VHDL.
  • Machine d’états, générateurs de séquences synchrones, description en VHDL.
  • Principe de la simulation, écriture de testbench en VHDL.
  • Conception et performances.
 
Les structures synthétisables du langage VHDL seront testées sur maquette FPGA. Un polycopié de cours et de TP sera fourni aux étudiants.
l’unité d’enseignement fera appel à une salle de TP disposant de PC équipés de la chaine de conception ISE de Xilinx, d’appareils de mesure et de maquettes FPGA.

Cette UE apparaît dans les diplômes et certificats suivants

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Contact

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292 Rue Saint Martin 11 B2 36
75003 Paris
Tel :01 40 27 24 81
Adrian Bontour

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